[{"data":1,"prerenderedAt":-1},["ShallowReactive",2],{"$f1egyd5giedvo3":3},{"_id":4,"slug":5,"title":6,"subtitle":7,"kind":8,"cards":9,"tags":22,"categories":23,"source":24,"lang":27,"author":28,"audioState":31,"stats":32,"publishedAt":35,"renderer":36},"6abb31a0ca21c797c7e9c047","ddr5-9200mts-ckd-d2ec571d","澜起科技成功量产 DDR5 9200MT\u002Fs 客户端时钟驱动器 (CKD) 芯片","IT之家 9 月 29 日消息，澜起科技 (Montage) 今日宣布，其型号为 CK01P 的新一代 DDR5 内存模组客户端时钟驱动器 (CKD) 现已量产，最高支持 9200 MT\u002Fs 数据传输速率。 CK01P 符合 JEDEC DDR5CKD01 时钟驱动器规范，主要面向 DDR5 CUDIMM、CSODIMM、CQDIMM、CAMM 等下一代客户端内存模组应用。","news",[10,12,17],{"headline":6,"body":7,"imageUrl":11,"sourceImageUrl":11},"https:\u002F\u002Fimg.ithome.com\u002Fnewsuploadfiles\u002F2026\u002F9\u002F290ed97e-3e19-4d5e-a418-d347f4b7aecb.jpg?x-bce-process=image\u002Fformat,f_auto",{"headline":13,"body":14,"imageUrl":15,"images":16},"该芯片支持单 PLL、双 PLL、PLL 旁路三种时钟驱动模式，可满足不同系统应用需求。其采用零相位延迟时钟驱动架构，支持每通道可编程延迟，并可通过控制寄存器调…","该芯片支持单 PLL、双 PLL、PLL 旁路三种时钟驱动模式，可满足不同系统应用需求。其采用零相位延迟时钟驱动架构，支持每通道可编程延迟，并可通过控制寄存器调整输出特性，以灵活匹配不同 DIMM 网络拓扑；同时，其能通过关闭未使用的时钟输出，进一步降低功耗。 IT之家注：PLL 即锁相环，是一种通过相位锁定实现频率同步的反馈系统。 IT之家注：PLL 即锁相环，是一种通过相位锁定实现频率同步的反馈系统。","\u002Fapi\u002Fmedia\u002Fposts\u002Fddr5-9200mts-ckd-d2ec571d\u002F1.webp",{"local":15},{"headline":18,"body":19,"imageUrl":20,"images":21},"随着 AI 应用加速向客户端渗透，客户端平台对内存带宽、信号完整性和能效的要求不断提升，推动 DDR5 内存模组向更高数据速率、更低功耗方向演进。CK01P…","随着 AI 应用加速向客户端渗透，客户端平台对内存带宽、信号完整性和能效的要求不断提升，推动 DDR5 内存模组向更高数据速率、更低功耗方向演进。CK01P 的成功量产恰逢其时，将为下一代 DDR5 客户端内存模组提供高速、稳定的时钟支持，助力客户端平台在 AI 时代释放更强性能。","\u002Fapi\u002Fmedia\u002Fposts\u002Fddr5-9200mts-ckd-d2ec571d\u002F2.webp",{"local":20},[],[],{"name":25,"url":26},"ITHome","https:\u002F\u002Fwww.ithome.com\u002F1\u002F008\u002F139.htm","zh-cn",{"handle":29,"displayName":30},"spots","Spots",null,{"views":33,"likes":34,"saves":34,"shares":34,"completions":34,"opens":34,"skips":34,"depthSum":34},3,0,"2026-09-29T03:33:52.821Z","local"]